fpga不做时序约束会不会出现时序违规

SKILLER · 发表于 2012-9-24 10:13:37

嗯，不做约束的话，系统会按照一套默认的方案进行布局和布线，这种默认的方案对常规的，较低速的设计是没有问题的，但是如果你的设计有较高低要求，或者特殊的时序路径，就有可能满足不了，所以最好还是自己添加约束信息！

南盗 · 发表于 2012-9-24 10:23:44

哦谢谢各位好心人。3q~~~

whz7783478 · 发表于 2012-9-24 21:49:31

9楼正解

wanglei_space · 发表于 2012-11-1 22:41:08

50M内基本没事。

cyberly · 发表于 2012-11-2 00:11:41

回复 5# cccc000000

同意5楼，我用QII 11.1，如果不做时序约束，编译后，可以在时序报告中看到QII 11.1默认给工程一个1GHz的系统时钟，如果工程在1GHz下存在诸如setup time违规的问题当然会报红（另外未约束的路径也会报红），并且critical warnings中也会有两条提示：1.没找到SDC文件
2.时序违规
但是硬件调试时如果实际的系统时钟频率低于1GHz，那么有可能实际的时序并不违规。

nono2000 · 发表于 2012-11-3 19:22:42

简单说,如果一个上延送,另一个下延收,各占 50% 误差,为什么要时序约束?
除非那颗 FPGA 很烂?

chen.terry · 发表于 2012-11-3 20:01:31

我们在Xilinx Spartan3上跑40M、80M、120M从来没有做过约束。但是最近找工作，人家面试问我，你做FPGA怎么做的时序约束，当时心里就咯噔了一下啊，巨汗，结果只能说，没有做，然后人家问，你的时钟是多大的啊，我说50M左右。人家说了，那么低的时钟，用不着，工具会给你一个比较好的结果，但是如果时钟比较高，比如200M左右那就该考虑了。

nono2000 · 发表于 2012-11-3 21:17:58

按理说,如果是内部 PLL 或是 DCM 产生的,软体自动会给你最好的时序约束.
但是如果是外部输入,那么你就必须考虑时序约束,因为系统不知道你那只脚是CLK.
之前 PS2_CLK 也才 18K~20KHZ,如果不做时序约束很容易就死掉了

eaglelsb · 发表于 2012-11-3 22:14:47

对于50M以下的时钟可以不用约束，这本身属于低速信号。
对于高速信号还是要约束下，约束并不是越多越好，过约束反而会降低系统性能，尤其是某些非关键信号与路径，过约束使得系统布线时过多考虑此处的满足，反而将其它该多考虑的地方没满足，造成问题。

对于synplify_premier，如果对时钟没有指定频率，会默认使用10M时钟进行约束。

nono2000 · 发表于 2012-11-4 07:29:25

对于50M以下的时钟可以不用约束，这本身属于低速信号。
对于高速信号还是要约束下，约束并不是越多越好，过 ...
eaglelsb 发表于 2012-11-3 22:14

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这个观点我有点不太认同,因为时钟约束与FPGA晶振速度无关

FPGA晶振速度与你使用FPGA效能等级有关(简单说就是比较贵的FPGA)
例如:2个都是 1HZ讯号,谁比较优先到达你判断的下一级,如果前后不一,会早成资料错误.
所以一般都使用程序相位改变先后判读结果,但是会影响整体的处理速度.

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