always块中的敏感变量

ysxiliu · 发表于 2012-9-14 12:44:29

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如果always块中的敏感变量没写全，会出现什么问题呢？会综合出锁存器吗？比如：
always @(a or b or sel) begin

case(sel)

2'b00 : d <= a;

2'b01 : d <= b;

2'b10 : d <= c;

default : d <= 1'b0;

endcase
end

c没有被写入到敏感变量中，这样会出现锁存器吗？

zgj07 · 发表于 2012-9-14 13:19:39

问题相当严重

timchen0716 · 发表于 2012-9-14 13:23:50

这个就是latch

教父 · 发表于 2012-9-14 14:12:57

推荐使用always @（*）让系统去主动推断当然是verilog-2011才可以哈

ysxiliu · 发表于 2012-9-14 15:59:38

回复 3# timchen0716

但是我刚用quartus 和 ISE 测试了，没有latch啊

tiangua · 发表于 2012-9-14 20:33:26

当然没有latch，只是仿真结果和上板的结果不一样。

orlye · 发表于 2012-9-14 21:11:41

会造成前仿和后仿不一致。
跑一下formality就能查出这些问题的。
建议用always @*。现在工具对verilog2001已经支持得很好了。

SKILLER · 发表于 2012-9-14 21:38:24

可以仿真试试这种情况的输出：
sel一直为2‘b10，然后变化C的值，看看输出结果，是不是预期的

tigerjade · 发表于 2012-9-15 08:11:53

会造成仿真结果和预期的不一致，除此之外，综合上不会有任何问题，稍微新一点的工具都足够聪明，能找到正确的敏感表。

ysxiliu · 发表于 2012-9-17 09:43:34

回复 6# tiangua

就是说在综合之后观察RTL结构图，是看不到latch的;但是下板之后是有latch的吗？

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