请问各位关于综合时时钟约束的问题

jackyuqian · 发表于 2012-8-21 13:00:34

您需要登录才可以下载或查看，没有账号？注册

x

本人有个设计，用DC综合时时钟周期约束为10，slack大约4，满足要求；但是仿真的时候（不反标）时钟周期得三四十才能使功能正确。。。请问这是为何？

jackyuqian · 发表于 2012-8-21 13:43:50

里面有一个相对而言比较庞大的组合电路

magic14 · 发表于 2012-8-21 13:52:30

是不是有setup violation？
SDF文件反标成功了没？

jackyuqian · 发表于 2012-8-21 13:58:27

回复 3# magic14

我没反标。。。
还有。。怎么看是不是有setup violation？

pursuedream · 发表于 2012-8-21 15:06:08

需要反标的，你加载的单元库的。V 库默认了其他值的 setup time 的。

jackyuqian · 发表于 2012-8-21 22:06:09

回复 6# zhq415758192
嗯，仿真时候有-notimingchecks,也没有反标。。。约束时候时钟周期是10，但是仿真时候逐步增加周期，到三四十才能正常工作。。。。

jackyuqian · 发表于 2012-8-21 22:06:12

回复 6# zhq415758192
嗯，仿真时候有-notimingchecks,也没有反标。。。约束时候时钟周期是10，但是仿真时候逐步增加周期，到三四十才能正常工作。。。。

jackyuqian · 发表于 2012-8-22 10:39:52

回复 9# zhq415758192

应该不是timingcheck的问题，因为输出端数据都是正常的，没有x或者z，只是。。。数值错了

，不过多谢你啊~

magic14 · 发表于 2012-8-22 17:51:52

我记得如果没有反标的话，每个单元都默认延迟一个时间单位，即1ns，你检查一下是不是

jackyuqian · 发表于 2012-8-23 14:17:45

回复 11# magic14

请问该怎么设置和检查啊？

[求助] 请问各位关于综合时时钟约束的问题