请教程序 verilog

hhc789

第一中写法：
always@(posedge clk or negedge rst_n) begin
    if(!rst_n)
      a<= 32'b0;
    else if(counter==2)
      a <= result;
    else
      a<= a;
  end   

第二种写法：
always@(posedge clk or negedge rst_n) begin
    if(!rst_n)
      a<= 32'b0;
    else if(counter==2)
      a <= result;
end

这两种写法 ，1 第二种是不是latch ，第一种是d触发器？（条件不足，就成了latch，小弟是这样理解的。）
            2 这两种写法我觉得完成的功能是一样的，但是想问问那种跟好？
            3 这两种写法，综合后会是什么电路，请大家分析一下啊。？

everhappy

latch是否只存在于组合电路？

otogyg

两种都是d触发器，效果是一样的。第一种里 a<=a 是多余的。。

组合逻辑在条件不全的时候会生成latch

davincikk

这是时序逻辑，不是组合逻辑，不存在latch产生的毛刺，

hsboyfxj

一样的啊……

wyqkiss

确实是一样的
你可以查看RTL图
应该是一样的

zsy5460

只有组合逻辑才产生latch吗

jefby

在第二种情况下，a的数据还是会继续保存下去，即与第一种情况是相同的额。生成的RTL图也是一样的。

lara9554

时序逻辑不会有latch

hhc789

对，这两种是一样的，我验证过了、