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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 暴多的verilog设计实例，均有原代码！！
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楼主: zhentizhi

暴多的verilog设计实例，均有原代码！！

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lazio536
发表于 2007-4-21 21:27:22 | 显示全部楼层
xie  xie a  xian  xia  l  zai  shuo
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qq158315517
发表于 2007-4-24 14:48:48 | 显示全部楼层
辛苦
楼主，非常谢谢~
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wzm
发表于 2007-4-24 20:11:55 | 显示全部楼层
丁一个
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liuxtx
发表于 2007-4-25 17:44:05 | 显示全部楼层
这样的东西好，又详细地介绍，方便选择。
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wangfei775
发表于 2007-5-8 23:34:36 | 显示全部楼层
vbadsgsiohpisghfsjdg][adfadsfafs
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cakeok
发表于 2007-5-9 16:06:15 | 显示全部楼层
kan看一看先
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kobeck
发表于 2007-5-10 21:18:18 | 显示全部楼层
谢谢楼主了
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soschenkun
发表于 2007-5-11 16:03:53 | 显示全部楼层
ddddddd
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summer123
发表于 2007-5-11 19:33:17 | 显示全部楼层
好的,谢谢
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summer123
发表于 2007-5-11 19:34:27 | 显示全部楼层
好的,谢谢
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