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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 暴多的verilog设计实例，均有原代码！！
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楼主: zhentizhi

暴多的verilog设计实例，均有原代码！！

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发表于 2006-12-30 17:01:06 | 显示全部楼层

thank you.

thank you very much.
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发表于 2006-12-30 20:08:26 | 显示全部楼层
太感人了，正想找本实例看看
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wxcwys
发表于 2007-1-1 12:12:29 | 显示全部楼层
谢谢,不过有了
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发表于 2007-1-10 09:58:06 | 显示全部楼层
看看，先
希望质量不错，谢谢了
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tspen
发表于 2007-1-10 20:46:30 | 显示全部楼层
lou  zhu  xin ku le
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jom2729
发表于 2007-1-11 09:28:57 | 显示全部楼层
看不了
晕！！！
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发表于 2007-1-11 14:01:52 | 显示全部楼层
看看把.不知道好不好啊
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daihao
发表于 2007-1-11 15:41:03 | 显示全部楼层
支持一下~~~
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发表于 2007-1-11 23:31:13 | 显示全部楼层
好東西…感謝您的分享~~
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发表于 2007-1-14 16:23:06 | 显示全部楼层
看来我得恢复了 哈哈
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