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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 暴多的verilog设计实例，均有原代码！！

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楼主: zhentizhi

暴多的verilog设计实例，均有原代码！！

发表于 2007-4-9 15:16:41 | 显示全部楼层

Thanks 看看代码怎么样

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发表于 2007-4-11 15:22:05 | 显示全部楼层

tai hao le tai hao le

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发表于 2007-4-11 21:48:25 | 显示全部楼层

好东西

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发表于 2007-4-12 03:40:19 | 显示全部楼层

thanks.

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发表于 2007-4-12 09:11:43 | 显示全部楼层

ddddddddddddddddddddddddd

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发表于 2007-4-12 12:47:57 | 显示全部楼层

bu cuo de dong xi
hehe

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dingdongdong229

发表于 2007-4-12 16:24:27 | 显示全部楼层

下来怎么看不到呀

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发表于 2007-4-18 00:43:45 | 显示全部楼层

不错不错的,楼主辛苦啊

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发表于 2007-4-18 00:46:14 | 显示全部楼层

顶你！！！！！

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发表于 2007-4-21 21:25:43 | 显示全部楼层

xian xie xie ;

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