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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 暴多的verilog设计实例，均有原代码！！
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楼主: zhentizhi

暴多的verilog设计实例，均有原代码！！

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发表于 2007-6-12 21:53:58 | 显示全部楼层
楼主太好了！
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发表于 2007-6-13 10:46:09 | 显示全部楼层
难得的好东西啊
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xccjeff
发表于 2007-6-13 21:33:05 | 显示全部楼层
不错啊，thx
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kennel
发表于 2007-6-28 04:05:01 | 显示全部楼层
谢谢 le
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wangtou
发表于 2007-6-30 21:22:58 | 显示全部楼层
好东西 啊
谢谢了
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xmc214
发表于 2007-7-1 15:50:38 | 显示全部楼层
楼主好人啊！谢谢了！
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发表于 2007-7-2 11:27:32 | 显示全部楼层
thx a lot
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hgd1700
发表于 2007-7-2 17:34:37 | 显示全部楼层
不错,就是要钱
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发表于 2007-7-3 14:45:45 | 显示全部楼层
感謝大大無私的分享，感恩
趕快下載去。謝謝啦！！！
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发表于 2007-7-4 22:31:41 | 显示全部楼层
kankan
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