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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 暴多的verilog设计实例，均有原代码！！
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楼主: zhentizhi

暴多的verilog设计实例，均有原代码！！

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hslq2008
发表于 2008-4-2 23:26:51 | 显示全部楼层
dddddddddddddddddddddd
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发表于 2008-4-3 10:04:39 | 显示全部楼层
不错不错！
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发表于 2008-4-3 13:31:35 | 显示全部楼层
谢谢谢谢
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发表于 2008-4-6 21:42:53 | 显示全部楼层
顶一个，谢谢楼主了
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bladelb
发表于 2008-4-8 11:18:50 | 显示全部楼层
好好东西啊
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发表于 2008-4-8 16:19:25 | 显示全部楼层
h好好
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发表于 2008-4-8 21:51:07 | 显示全部楼层
thx a lot
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发表于 2008-4-8 22:01:54 | 显示全部楼层
ddddddddddddddddddddd
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tianna1
发表于 2008-4-11 15:51:17 | 显示全部楼层
精华就是精华!!!!
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发表于 2008-4-11 17:31:42 | 显示全部楼层
verygood
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