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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 暴多的verilog设计实例，均有原代码！！
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楼主: zhentizhi

暴多的verilog设计实例，均有原代码！！

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发表于 2008-4-17 22:09:58 | 显示全部楼层
谢谢共享
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发表于 2008-4-19 16:44:51 | 显示全部楼层
顶啊,谢谢了
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发表于 2008-4-21 02:55:12 | 显示全部楼层
谢谢！！！！！！！！！！！
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发表于 2008-4-21 14:01:49 | 显示全部楼层
好donhxi
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yikulo
发表于 2008-4-22 14:51:56 | 显示全部楼层
好东西啊。
正在找例子看。
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发表于 2008-4-23 08:19:39 | 显示全部楼层
XIEXIE
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发表于 2008-4-23 15:39:47 | 显示全部楼层
哦哦哦哦噢噢噢噢噢噢噢噢噢噢噢噢噢噢噢噢噢噢噢噢噢
EETOP创芯人才网简历投递入口
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发表于 2008-4-23 15:42:28 | 显示全部楼层
一般啊，什么啊，
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发表于 2008-4-24 10:09:51 | 显示全部楼层
能介绍？
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domerate
发表于 2008-4-25 03:37:37 | 显示全部楼层
不错不错的,楼主辛苦啊
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