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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 暴多的verilog设计实例，均有原代码！！
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楼主: zhentizhi

暴多的verilog设计实例，均有原代码！！

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发表于 2008-6-24 13:09:38 | 显示全部楼层
3q
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发表于 2008-6-26 22:03:28 | 显示全部楼层
楼主好人啊！谢谢了！
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发表于 2008-7-4 11:08:40 | 显示全部楼层
dingding
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发表于 2008-7-4 11:10:20 | 显示全部楼层
zhichilouzhu
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发表于 2008-7-4 21:19:53 | 显示全部楼层
好东西,要顶住
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发表于 2008-7-6 18:08:16 | 显示全部楼层
谢谢楼主,不错的东西呀
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发表于 2008-7-10 00:41:45 | 显示全部楼层
Great! Thanks for the sharing!
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发表于 2008-7-15 07:21:43 | 显示全部楼层
好东西
谢谢了
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发表于 2008-7-16 00:42:27 | 显示全部楼层
要來支持
學習了
THX
XD
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yel27
发表于 2008-7-21 11:39:22 | 显示全部楼层
gooooooooooooooooooood
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