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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 暴多的verilog设计实例，均有原代码！！
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楼主: zhentizhi

暴多的verilog设计实例，均有原代码！！

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edarandy
发表于 2008-3-6 17:10:06 | 显示全部楼层
thanks for ur sharing
^_^
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发表于 2008-3-9 11:14:17 | 显示全部楼层
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发表于 2008-3-9 13:02:16 | 显示全部楼层

不错不错的,楼主辛苦啊

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jiangwei
发表于 2008-3-26 17:31:01 | 显示全部楼层

我这段时间正在学习这个,下来看看

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发表于 2008-3-26 23:46:18 | 显示全部楼层
fafadfd
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发表于 2008-3-27 09:08:16 | 显示全部楼层
看看有没有我有用的东西，支持一下先！
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swordwys
发表于 2008-3-27 09:26:43 | 显示全部楼层
看看有没有好东西
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swordwys
发表于 2008-3-27 09:27:46 | 显示全部楼层
看看有没有我要的东西
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shh107
发表于 2008-3-28 17:19:31 | 显示全部楼层
感謝樓主分享經驗！！！
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zswqq_
发表于 2008-3-28 18:18:32 | 显示全部楼层

xiexie

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