现有的局部电路图，涉及钟控，该如何写DC约束。有图。望高手指导！

chenniao · 发表于 2012-3-9 10:57:04

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本帖最后由 chenniao 于 2012-3-9 11:14 编辑

1、定义了最左边的时钟,clock_HS,那么右边两个DIFF的时钟需要定义吗，该如何定义？

2、下图涉及到钟控，节点1、2、3处的时钟需要定义吗，钟控这一块又该如何约束呢？

chenniao · 发表于 2012-3-9 11:20:41

涉及到具体电路就没有人会吗？

gaohb9988 · 发表于 2012-3-9 17:13:32

1.最好定义
2.不需要定义

陈涛 · 发表于 2012-3-9 23:26:58

1, 需要，generated_clock
2, 同1）
好奇怪的clock gating 電路！

chenniao · 发表于 2012-3-10 10:31:11

1, 需要，generated_clock
2, 同1）
好奇怪的clock gating 電路！
陈涛发表于 2012-3-9 23:26

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恩，我试试定义下。我这里好多电路都是这类型的钟控，谢谢陈版主和楼上各位了。

混乱三千年 · 发表于 2012-3-11 23:31:24

回复 4# 陈涛

这门控有降频的作用吧

混乱三千年 · 发表于 2012-3-11 23:33:04

回复 4# 陈涛

这个门控是不是降频的

chenniao · 发表于 2012-3-13 09:01:46

回复陈涛

这个门控是不是降频的
混乱三千年发表于 2012-3-11 23:33

登录/注册后可看大图

不是降频的，门控的时钟频率很高的，内部自激的。主要看buf的延时大小了。

[求助] 现有的局部电路图，涉及钟控，该如何写DC约束。有图。望高手指导！