关于从cadence的virtuoso里面的电路图导出Verilog 网表

天涯_0 · 发表于 2016-9-28 23:47:07

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各位大神，如何从cadence的virtuoso里面的电路图导出Verilog 网表啊，在电路图界面想用Verilog——XL导出结果点了没反应。还有其他方法吗？谢谢.

1iuwei · 发表于 2024-6-13 15:06:30

你好，这个问题解决了吗

policectsu · 发表于 2023-10-28 21:47:28

同问

IC_Ry.Chow · 发表于 2022-12-30 15:02:17

楼主解决这个问题了吗，想知道virtuoso下生成的RTL怎么重新导出verilog

policectsu · 发表于 2022-10-20 17:37:00

有没有从原理图导出网表的详细步骤哈？谢谢

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