verilog 的always

lhrace · 发表于 2012-2-18 16:22:49

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always @(posedge A or posedge B or negedge C or.......)

always 可以包含多少个沿呢？？？
如果时序没有冲突，那么我是不是可以一直写下去呢？
先不讨论用同步时钟来解决，我想知道上面那样可不可行呢？
仿真可以通过，但想请高手说说看法

wm20 · 发表于 2012-2-18 18:21:12

可以包含无数个边沿触发信号
我认为，这只是说明你的always模块有很多信号都可以触发而已，其他并没有什么特殊的

zhangyuan277 · 发表于 2012-2-19 10:38:35

支持楼上，应该是这样的

quwer · 发表于 2012-2-19 11:22:31

可不可以包含 always块以外的信号作为触发源？

gaurson · 发表于 2012-2-19 13:15:08

不过做为可综合的设计来说，底层电路结构并没有多少可以提供那么多边沿触发的元件，所以超过三个以上的话，综合工具也许会报错的。单从语法上来说，是没有问题的，但HDL是描述语句，不是设计语句，必须要考虑实际电路结构来实现。

lhrace · 发表于 2012-2-20 09:18:00

谢谢你们的指点

lixqing · 发表于 2012-3-3 08:32:14

Thanks.

jones529 · 发表于 2012-3-3 09:20:50

學習到~~~學習到~~~

小鸟探戈 · 发表于 2012-3-3 09:51:19

回复 4# quwer

当然可以时钟信号不就是always块以外的吗只是你在用always块写组合电路时，always块中所有进行赋值的向量都必须在@后的触发信号列举出来，否则编译时不会报错，但是在综合时会生成一个锁存器

小鸟探戈 · 发表于 2012-3-3 09:58:50

verilog是硬件语言不能光从语法上考虑 verilog经过综合后形成的是电路你在一个always块中加上太多边沿触发的信号就相当于在一个触发器上加入很多个触发信号考虑到底层布线、扇入扇出的问题一个触发器不可能接入这么多信号的所以你写代码出现这种情况的话只能说明你的设计有问题

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