verilog 的always

小鸟探戈 · 发表于 2012-3-3 09:58:50

verilog是硬件语言不能光从语法上考虑 verilog经过综合后形成的是电路你在一个always块中加上太多边沿触发的信号就相当于在一个触发器上加入很多个触发信号考虑到底层布线、扇入扇出的问题一个触发器不可能接入这么多信号的所以你写代码出现这种情况的话只能说明你的设计有问题

小鸟探戈 · 发表于 2012-3-3 10:00:16

verilog是硬件语言不能光从语法上考虑 verilog经过综合后形成的是电路你在一个always块中加上太多边沿触发的信号就相当于在一个触发器上加入很多个触发信号考虑到底层布线、扇入扇出的问题一个触发器不可能接入这么多信号的所以你写代码出现这种情况的话只能说明你的设计有问题

yack · 发表于 2012-3-3 10:06:08

谢谢分享谢谢

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