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查看: 9854|回复: 12

[讨论] 门控时钟需要修改RTL代码吗?

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发表于 2012-2-17 10:22:01 | 显示全部楼层 |阅读模式

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以前写代码的时候没有使能信号,如果要做门控始终的话,是不是要修改VERILOG代码,给寄存器加上一个使能信号?不修改的话就不能用DC做门控时钟的插入了吗?
发表于 2012-2-17 21:29:19 | 显示全部楼层
综合工具会自动认出来enable的function, 不用改RTL
 楼主| 发表于 2012-2-17 22:20:23 | 显示全部楼层
发表于 2012-2-18 11:49:59 | 显示全部楼层
RTL代码里没有用到使能信号,工具那里会去识别,开什么玩笑?
发表于 2012-2-18 13:25:27 | 显示全部楼层
有时不是刻意去加一个enable,但是工具会自动分析逻辑,如何可以找到隐含的enable,它也会插入ICG
发表于 2012-2-18 13:26:03 | 显示全部楼层
如果这个flipflop的数据端本身能够infer出一个enable信号,那当然可以insert clock gating. 如果本身就没有enable这样的function,那当然也不会insert ICG
发表于 2012-2-18 13:46:12 | 显示全部楼层
一般来说,形如
always @ (posedge clk or negedge rst_n)
begin
    if (rst_n == 1'b0)
        .....
    else if (en)
        ......
end
这类的DFF,在满足约束条件的情况下都可以自动综合门控,本质上就是存在一个条件,使DFF值不改变,即Q端连到D端。
发表于 2012-2-18 20:34:34 | 显示全部楼层
问题疑惑:如果代码风格没有明显的en信号,DC工具会自己识别吗?
一般情况下,DC中需要设置set_clock_gating_style来识别和添加ICG,
之后输出ungated report 来分析代码,对不能gating的rtl进行修改
常见不能insert ICG有两种,min bit width和常数位
发表于 2012-6-19 17:26:18 | 显示全部楼层
时不是刻意去加一个enable,但是工具会自动分析逻辑,如何可以找到隐含的enable,它也会插入ICG
发表于 2012-8-13 15:57:50 | 显示全部楼层
问一下大家 这个使能端是怎么设计出来的呀?好像改动很大的样子。。。
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