时序约束----clock jitter

keelinx

晶振输入10MHz~30MHz，jitter一般为多大？通常设成多大合适？
PLL输出500MHz~1GHz，在文档中没有找到jitter的值，这个通常设成多大合适？
还有由PLL分频而来的时钟是不是可以认为寄存器有固定的clock到Q delay，所以可以认为有和源一样的jitter？
请各位帮帮忙~~~
多谢多谢！

陈涛

晶振和PLL的jitter好坏相差很大，没有经验值
分频的问题去置顶的FAQ里面找

taoli_ic

crystal的不清楚。
PLL的你去查IP的doc，通常都有描述long term jitter，short term jitter
分频之后的jitter，你可以简单的认为和source jitter一致。复杂一点的就要看看source jitter+transition，如果input transition改变，DFF的ck-〉Q的delay是变化的。