关于Xilinx的一些时序约束问题

nateriver93 · 发表于 2016-5-21 09:35:21

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刚刚开始看时序方面的资料，资料上大多是时序分析的原理和时序优化的一些基本方法，然而在实际操作的时候还是有些茫然。比如说下时序约束，周期约束没的说会下；OFFSET偏移约束就不会下了，倒不是说语法不会，而是不知道该下多少，虽然资料上有计算公式，但是感觉公式里面很多量不知道，比如IO口到寄存器之间的路径延迟，源设备与目标设备之间的路径延迟这些都不知道。想问下各位在约束时序的时候是通过式子计算出来的吗还是有什么更好的办法？

nateriver93 · 发表于 2016-5-21 09:36:21

多顶顶这问题困扰我好久了想学习一下别人的做法

atomdust · 发表于 2016-5-21 09:58:39

OFFSET约束，比如你的FPGA外接一个RF，RF输出中频clock和中频data，而且data是在clock的下降沿打出来的，假设clock为10MHz，RF的datasheet上的数据输出延迟Td=10ns，假设你FPGA内部用这个clock的上升沿采样data，你就要通过offset约束告诉FPGA：clock和data在FPGA的时序关系是什么样的，FPGA得知这个信息后，就会自动调整FPGA内部的时序，使得在clock的上升沿能采样到data，满足setup/hold要求。
NET "clock" TNM_NET = "clock";
TIMESPEC "TS_clock" = PEROD "clock" 100 ns HIGH 50%;
NET "data" OFFSET = IN 40 ns BEFORE clock;

nateriver93 · 发表于 2016-5-21 10:55:25

在线等各位解答

KillerArthas · 发表于 2016-5-21 16:01:43

借宝地同求FPGA约束问题，主要是做IC的FPGA功能验证，由于IC中插了很多的clock gating，原理实际上就是个latch，在FPGA上综合的时候应当是把这个clock gating替换成bufgce呢还是直接使用latch？
如果使用latch作为clock gating的时候，该怎样约束，是约束latch之前的时钟周期还是约束latch之后的时钟？另外对于同源但过了不同clk gating的时钟域下的寄存器之间的数据路径，该如何约束？