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[求助] 关于xilinx 保持时间不满足的解决方法求教

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发表于 2016-6-29 21:09:16 | 显示全部楼层 |阅读模式

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静态时序分析报告显示保持时间不满足,查完资料说是在路径上加buffer可以解决,请问怎么在指定的路径上加buffer啊
发表于 2016-6-30 16:32:09 | 显示全部楼层
能否简单描述下你工程的时钟结构,是否做了不规范的分频操作?
 楼主| 发表于 2016-6-30 17:03:50 | 显示全部楼层
回复 2# loecd4346


   就是差分时钟输入后直接BUFDS然后输入到各个子模块 子模块都是GTX IP生成的
发表于 2020-8-7 15:45:21 | 显示全部楼层
vivado 如何加buffer?
我只知道ASIC设计可以加buffer
发表于 2020-8-8 09:11:04 | 显示全部楼层
常见的hold time violation,一般是由于时序路径的clock slew大于data path delay导致的,可以确认以下两个原因:
1、是否有不合理的异步时钟约束?
2、clock是否没有gloabal routing?

FPGA design rule要求时钟需要上全局buffer,否则clock skew会没法保证,根据你3楼的描述,时钟输入只例化了BUFDS,这只是个差分转单端的buffer,后面还需要例化全局时钟buffer(eg. BUFG/BUFH)。
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