模拟锁相环噪声分讨论

CuiBing · 发表于 2016-8-21 16:11:34

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本人在做一款应用于PCIE2.0的Ring-PLL，工作频率为2.5GHz和1.25GHz（为兼容PCIE2.0低速模式）。现要对整体电路的噪声进行评估，查阅网上对噪声说法不一。大部分是把锁相环分成了PFD+CP,LPF,VCO,DIV这四部分。那么PFD+CP是噪声是电流噪声，LPF为电压噪声，VCO及DIV为相位噪声。现已仿真出了四部分噪声，那么该如何对噪声进行归一化，以得到各模块对输出端的噪声贡献及最后的rms Jitter.

最初的梦想 · 发表于 2016-8-22 11:11:05

回复 1# CuiBing

http://bbs.eetop.cn/thread-611669-1-1.html
链接里有

至于jitter也能在网上找到对应代码的，可以计算出来

CuiBing · 发表于 2016-8-22 22:14:03

回复 2# 最初的梦想
非常
感谢

sekong179 · 发表于 2016-8-23 18:39:15

回复 2# 最初的梦想

[讨论] 模拟锁相环噪声分讨论

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