芯片内部的clock（Ghz 量级） jitter怎么测试呀？

bagele · 发表于 2016-1-8 11:27:40

各位大神，
现在有一个jitter测试的问题想向各位请教一下。
本人做了一个2.5Ghz 的PLL，供chip内部电路使用，预期的peak-peak jitter在10ps左右。片子现在已经回来了，在板子上进行了测试，测试结果显示peak-peak period jitter的值是40ps。那么问题来了，因为PLL的输出是经过分频，然后又经过LVDS pad送出，在板子上也走了一小段，所以本人觉得这40ps的jitter并不能反映PLL的真实性能。各位大神有什么高招可以在板子上测得比较合理的内部PLL的jitter吗？谢过。。。。

bright_pan · 发表于 2016-1-8 17:16:27

经过分频，就是说pin上的频率1.25G? 那只能说对这个1.25G是40ps jitter。

bagele · 发表于 2016-1-8 21:45:20

回复 2# bright_pan

是8分频，到板子上的频率是300多MHZ.
大神，你有没有什么好的办法通过这300多Mhz上的jitter来推算出内部的2.5Ghz的clock上的jitter？

fuyibin · 发表于 2016-1-9 08:57:50

如果测试通路做的比较好，分频并不会引入太多的jitter，比如2400M分到300M，就相当于8个周期平均一下，高频jitter就看不到了，但是一般来说150M在phase noise上已经到噪底了，影响不大，噪声主要在pll的带宽附近

hughhuang · 发表于 2016-1-9 15:49:56

为什么要分频引出来呢？2.5GHz直接加buffer引出来也可以啊。

danglang · 发表于 2016-1-9 18:32:11

换个电源试试。

danglang · 发表于 2016-1-9 18:34:06

回复 4# fuyibin

这个测试通路一般该怎么设计，算是比较好的设计呢？一般的测试电路，无非是通过传输门或者缓冲器引出，对于PLL输出这种高频信号，如何合理设计测试通路更好的直接反应电路真实性能呢？

danglang · 发表于 2016-1-9 18:36:09

回复 1# bagele

楼主，能不能说一下你是如何测试PLL的输出jitter的呢？比如，用的什么设备？板子是怎么做的？测试结果是直接看眼图还是计算相位噪声的积分等等。O(∩_∩)O谢谢

bagele · 发表于 2016-1-9 19:40:35

回复 7# danglang
同问。。。。

hszgl · 发表于 2016-1-9 20:53:55

回复 5# hughhuang

2.5的信号要做型号完整性分析的话恐怕得用安捷伦最高端那款90G带宽的示波器了。

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