130nm 工艺，500MHz锁相环，系统参数设计求助

18482100828 · 发表于 2016-9-21 22:31:25

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小弟刚刚接触集成锁相环设计不久，现在想用130nm工艺库，设计一个中心频率为500MHz的锁相环频率合成器。我看了一片博士学位的论文，大致了解了下如何去设计系统参数。但换成自己想要的设计时还是遇到了很多的问题。这里特来请教大家！这是我参考的论文里的系统参数：

   如果我想让输入锁相环PFD的参考频率为50MHz,那么我的分频比应该是10。因为工艺库电源电压是1.2V，所以我想VCO输出频率范围490MHz-510MHz.控制电压范围取0.5-0.7V (可能取得不太合适，大家多多赐教)。这样就计算得Kvco=（510-490）MHz/(0.7-0.5)V=100MHz/V.
   阻尼因子我取了0.707
   环路自然振荡频率Wn和环路带宽Wbw.后者是前者的约2.06倍，因为为保证锁相环频率合成器的数学模型近似为一位线性，环路带宽必须小于输入信号频率的1/10。如果我输入50MHz,的话，那么环路带宽Wbw小于等于10*pi Mrad/s.，又根据Wbw尽量取大，降低VCO噪声，取Wbw为10*pi Mrad/s.那么自由振荡频率Wn为3.846*pi Mrad/s
   再往下计算感觉越来越不对。。。
   首先电荷泵电流Ip我不清楚该怎么取，假如取30uA的话，那么环路滤波器电容C1的大小计算的只有0.5pf左右，那么C2更小，只有0.05pf,电阻R几乎等于0。。。
   [size=13.63636302948px]求大神指点迷津，不吝赐教啊啊啊！小弟多谢啦!