你是用VHDL还是用Verilog HDL？

苍穹的眼泪 · 发表于 2012-3-14 10:44:06

主要使用Verilog，但是VHDL也懂得。因为平时资料什么都可能碰到。

liky998 · 发表于 2012-3-16 09:14:41

没想到用verilog的这么多

ntzwq · 发表于 2012-3-16 09:46:46

VHDL太繁琐了

linzhjbtx · 发表于 2012-3-16 09:48:51

Veriolg!

ncutliudong · 发表于 2012-3-26 21:49:56

回复 20# hocquan

必须Verilog

yucaoxilin · 发表于 2012-3-27 16:40:09

VHDL要求比较多，个人感觉严谨一些，平时用VHDL，verilog也看得懂，综合成硬件，两种语言的思想是一样的~

walliamaa · 发表于 2012-3-27 20:48:47

都用过，但系统级设计主要用VHDL，因为它比较严谨。ASIC多用VERILOG，因为它灵活。

hello_2000 · 发表于 2012-3-27 21:53:09

用verilog

hello_2000 · 发表于 2012-3-27 21:55:48

最早学的是vhdl，但是业界verilog是大多数。就改用verilog了。据说硅谷，99%用verilog。

danaldyang · 发表于 2012-3-28 11:58:31

Verilog

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