你是用VHDL还是用Verilog HDL？

chinesebibi · 发表于 2011-12-3 16:33:28

VHDL 更严谨一些。感觉更适合FPGA，严进宽出。

enchanter · 发表于 2011-12-3 19:46:26

If you care about the verification, I think SystemVerilog is the only choise

health · 发表于 2011-12-3 20:40:16

2. 主要Verilog HDL

wen447226 · 发表于 2011-12-4 19:45:36

VHDL 好用，哈哈！

luyuntao · 发表于 2011-12-6 18:29:45

verilog
不过在学CHDL
以后或许看看system verilog

buley · 发表于 2011-12-7 01:13:43

回复 66# luyuntao

CHDL是个什么咚咚？

zhuyiwen04 · 发表于 2011-12-16 22:12:27

从VHDL转到了verilog，呵呵，在迫不得已的情况采用VHDL

g3741 · 发表于 2011-12-17 13:16:16

verilog

sshfut · 发表于 2011-12-17 20:57:51

主要用verilog

princeGua · 发表于 2011-12-17 22:37:46

学校学的是VHDL，现在用Verilog

[统计] 你是用VHDL还是用Verilog HDL？