你是用VHDL还是用Verilog HDL？

huakai · 发表于 2012-2-24 20:31:34

Verilog好上手一点

vendor_110 · 发表于 2012-2-27 21:15:57

verilog飘过

ucpetis · 发表于 2012-2-28 04:47:23

vhdl对于刚学硬件开发的人更容易理解硬件的架构,相比起来还是喜欢用verilog

digitalimage · 发表于 2012-2-28 18:04:39

刚工作的时候有的VHDL,后来改成verilog,感觉VHDL严谨，verilog飘逸。其实就是个工具，没有好坏之分。

woodygan · 发表于 2012-2-29 23:47:04

VHDL都忘光了，

坏坏小威 · 发表于 2012-3-1 22:12:19

Verilog肯定多人用。

arfeiwy · 发表于 2012-3-2 17:32:38

只有一小段时间用过VHDL，其他都是verilog

longsimon · 发表于 2012-3-2 17:34:35

习惯用verilog

小鸟探戈 · 发表于 2012-3-3 12:11:23

我们本科都是学verilog的

frinos · 发表于 2012-3-5 09:13:23

针对设计，有时感觉模块比较多的就用vhdl

[统计] 你是用VHDL还是用Verilog HDL？