关于IO口输出并行数据时的毛刺问题的解决方法？

pxj4283 · 发表于 2005-10-9 12:41:14

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我在做一个高速DA时，数据率是50M,IO口在输出并行数据（D触发器输出端直接接IOPAD），会出现毛刺现象（在用modsim后仿时发现的），就是在数据发生改变时，每个bit改变时间不同步（我使用了全局时钟）。
观察发现，D触发器输入端数据并没有毛刺，所以可以肯定问题出在时钟上，请问这个问题该如何解决。
FPGA中，时钟的扇出数最多要多大为好？我的CLKP 扇出有72，是不是太多了！
部分代码如下：
module TOP(CLK, RESB, TRIG, CLKP, CLKN, DA, DA_PD,TRIG2);
input CLK;
input RESB;
input TRIG;
output CLKP;
output CLKN;
output [15:0] DA;
output DA_PD;
input TRIG2;

wire [15:0] DA_D; //DDS输出数据
mydds dds10(
.DATA(DATA),
.WE_F(WE_F),
.WE_R(WE_R),
.CLKP(CLKP),
.CE(DDS1_CE),
.ACLR(RES),
.SINE(SINE),
.COSINE(COSINE),
.COSOUT(DA_D)
);
//DA
reg [15:0] DA;
always @(negedge CLKP or posedge RES)  //CLKP主时钟
  if(RES)
   DA<=0;
else
   DA<=DA_D;

atuhappy · 发表于 2005-10-9 16:47:55

脉冲间隔多少
是否会影响DA输出
不影响就算了
为什么是下降沿输出？

pxj4283 · 发表于 2005-10-9 17:00:59

脉冲间隔多少－－－－你指出现的毛刺把，基本每个数据都有，我看了每个BIT,发现每个bit数据在CLK来时发生跳变不是同步的，有的bit快，有的bit慢，这样才出现了毛刺
是否会影响DA输出－－－－板子还在做，没有上板上调过。
不影响就算了
为什么是下降沿输出？－－－－下降沿和上升沿都试过，一样的结果。考虑到DA的时序要求才用下降沿的，应该没区别把
请问这个和时钟的扇出数有没有关系？
还有，我使用DCM产生的CLKP和CLKN,相差180度，
从DCM出来的信号很好，CLKP和CLKN都经过BUFG后，2个信号的相差不等于180了。（后仿中，实际没测过）

atuhappy · 发表于 2005-10-9 17:10:22

发个图上来吧
你说的好像不是毛刺，只是数据没有同步变化

pxj4283 · 发表于 2005-10-10 09:03:11

对，是没有同步变化
看看图能发上来吗

pxj4283 · 发表于 2005-10-10 09:07:14

上图下面的是[15:0]DA 的波形，在每次变化时都有不稳定的状态
上面是每位数据的波形，可以看到数据没有同步变化
可是我用的是全局时钟，理应到各个触发器的时间基本相同才对
CLKP 50M
`timescale 1ns / 1ps

atuhappy · 发表于 2005-10-10 09:08:37

[这个贴子最后由atuhappy在 2005/10/10 09:09am 第 1 次编辑]

这个毛刺不会有影响的
在PCB板上看不出来的，而且你的DAC输出后一定要有滤波器的

atuhappy · 发表于 2005-10-10 09:11:07

奇怪的是都在时钟下降沿之前变化的

pxj4283 · 发表于 2005-10-10 09:19:53

[这个贴子最后由pxj4283在 2005/10/10 09:52am 第 1 次编辑]

哦，那就好
再看看这个
我发现数据延迟好大啊，我是在CLKP下降沿触发，基本要到一个周期后才改变哦
always @(negedge CLKP or posedge RES) //CLKP主时钟
if(RES)
DA<=0;
else
DA<=DA_D;