后端面试--每日一题（061）

abao123 · 发表于 2011-8-31 11:09:37

可以详细说说为啥是reg2out是setup violation？而in2reg是hold violation？
还有setup violation=0.2；setup violation=0.1是怎么得来的吗？
谢谢！！

abao123 · 发表于 2011-9-1 15:01:38

那个大哥帮说说！！

eda_soc · 发表于 2012-2-22 12:41:44

如果IO部分是由real clock来constraint的,在做完CTS之后用update_clock_latency 而不是set-propagated_cloc ...
lz1920 发表于 2011-7-24 09:52

登录/注册后可看大图

lz1920,你好，请教你的这个解决办法，
1 为什么在real clock constraint io的时候，update_clock_latency之后，就不设置set_propagated_clock, 如果设置了会怎么样？
2 同样的情况，用virtual clock constraint io的时候，update_clock_latency只有，也不需要设置propagated_clock吗？
谢谢先。

yong_z21 · 发表于 2012-2-22 13:15:46

看不懂啊……

destiny21 · 发表于 2012-2-22 13:28:06

可能是我bc_wc和mcmm的概念有点混乱，我想请问一下，在bc_wc模式下，wc corner就不考虑hold的check吗？

ikey · 发表于 2013-4-8 17:00:11

本帖最后由 ikey 于 2013-4-8 17:19 编辑

回复 21# abao123

可以这样理解，insertion delay是由于插在clock path上的delay导致的latency，目的是cts为了min skew，那么，在clk port插入的delay使得clock path相对于data path整体延时了insertion delay，这样的话，由于datapath不变，相对来说，in2reg clockpath被“拉伸”了，相对而言，hold vio, reg2out clockpath被“压缩”了，setup vio. reg2reg没变化。在外部约束条件没有变化的情况下，原来place之后做平的setup, hold在经过cts后，做sta会有vios。所以，前面的老师会提出解决办法：input_delay+delay，output_delay-insertion delay。

input_delay