后端面试--每日一题（061）

522526tl

回复 1# 陈涛
陈大大，手册上说：Valid startpoints are: input ports and clock pins of synchronous device；Valid endpoints are output portsand data input pins of synchronous devices。
那按上图来说应该有 6 条timing path啊？ 难道因为不是chip 所以input和output不是port？？
请解释下吧，感激不尽

522526tl

回复 35# ikey
想问下，为什么是4条timing path，而不是6条呢，

手册上说：Valid startpoints are: input ports and clock pins of synchronous device；Valid endpoints are output portsand data input pins of synchronous devices。
那按上图来说应该有 6 条timing path啊？
input1 to output ，input2 to output这两条不算吗

522526tl

回复 11# zhq415758192
想问下，为什么是4条timing path，而不是6条呢，

手册上说：Valid startpoints are: input ports and clock pins of synchronous device；Valid endpoints are output portsand data input pins of synchronous devices。
那按上图来说应该有 6 条timing path啊？
input1 to output ，input2 to output这两条不算吗

fangwang85

回复 26# ikey


   终于看明白额 谢谢 解释的很详细

verisilicon0768

回复 49# 522526tl


   对于外部的时钟来说，没有做tree，时钟没有insert delay，相当于timing path的launch path增加了WC的delay，所以有0.2ns的vio

my3651

最后一问，满分的答案是什么呢 ？

刘洪杰

回复 26# ikey
不太理解啊， 在in-register这条path上，不考虑set_input constraint 的情况下，在clock path上有insertion delay 插入，实际上你的这条clock path变慢了，那这条in-register path原来就没有vio，现在在clock path变慢的情况下还会冒出setup的vio？菜鸟一枚，请指教

tonyhard

多谢分享，以为就此终结，结果后面还有继续的考题。
很感谢楼主的无私分享。

lfzhang

收获很多

Tsengsink

菜鸡表示还是看不太懂哇