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[求助] verilog输入

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发表于 2011-6-13 12:25:52 | 显示全部楼层 |阅读模式

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module mux(d_in0,d_in1,d_in2,d_in3,d_in4,d_in5,d_in6,d_in7)诸如这些输入很多时,能不能用module mux(d_in0,...,d_in7)来代替?

还有case(state)

     5‘b00000:
      5’b00001:
       .............:
................:这些状态也很多时,是不是每项都要列出来?
求解答,大侠们,谢谢了
发表于 2011-6-13 12:27:14 | 显示全部楼层
仔细看看原版的spec就知道了
 楼主| 发表于 2011-6-13 12:38:39 | 显示全部楼层
回复 2# sdwsh
现在手头上没有,斑竹帮忙说一哈,谢谢了
发表于 2011-6-13 14:40:07 | 显示全部楼层
自己不尝试,听别人说的就敢信?
我觉得一个好的编辑器,或者脚本语言可以解决你的问题
而不是依靠verilog来提供你的需求。
verilog越简单,越通俗易懂越好,这样方便别人看,也方便自己debug。
发表于 2011-6-13 19:45:41 | 显示全部楼层
module mux(d_in0,d_in1,d_in2,d_in3,d_in4,d_in5,d_in6,d_in7)
这个代码为什么不优化成:
module mux(d_in);
input [7:0] d_in;
呢,这样写就很少了嘛。

CASE是要写齐的。如果实在不想自己手写,用脚本语言吧,不会脚本?学呗。
发表于 2011-6-13 21:46:24 | 显示全部楼层
这个问题
发表于 2011-6-14 10:16:01 | 显示全部楼层
1.必须。
2.必须,除非可以合并到default里面。
3.使用编辑器的自动完成功能,或者自己写脚本可以加快1或2的实现。
4.楼主比较适合自己手动写完全,因为学习使用编辑器或者脚本是需要耐心的。
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