clock gating width problem

creese · 发表于 2011-5-24 14:20:23

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clock gating width problem

hi,all.我在综合时插入ICG, 后仿时发现有的clock gating输出的时钟脉冲很短,只有0.86ns(系统时钟是11.62). 查了一下原因,发现该gating输出的clock是被gating的EN拉下的,gating的EN端被register A的Q端驱动, 所以与register A的CK端的clock skew有关,各位有遇到这种情况吗?是怎么解决的呢?

不知我说明白了没有...

jackertja · 发表于 2011-5-24 17:29:43

用与门来gate通常会有毛刺，
试试用或门。

acgoal · 发表于 2011-5-24 19:46:45

register A的CK和gating clock不是同源的吧，那么着个信号“register A的Q端”在从CK时钟域到gating clock的时钟域有没有做同步呢？这个是gating clock在跨时钟域的时候常见问题。而且前仿还发现不了，一定是带SDF的后仿才有。

creese · 发表于 2011-5-24 20:06:51

回复 3# acgoal

register A的CK和gating clock是同一个clock的generated clock,是同源的。

mezhihuan · 发表于 2011-5-24 20:57:22

什么是ICG ？

creese · 发表于 2011-5-25 09:05:58

ICG自己去查

well_fish · 发表于 2011-5-25 17:43:46

换个cell，CK换作CKN的，用下降沿采

acgoal · 发表于 2011-5-25 22:07:11

" register A的CK和gating clock是同一个clock的generated clock,是同源的。"
这里的同源，包含同频吗？频率一样的？

[求助] clock gating width problem

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