一个verilog条件判断的问题

achiu · 发表于 2011-4-24 13:53:53

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Hi all,

I have a simple problem about the verilog. Please have a look at the following codes.

Code:

module test;
initial begin

bit [3:0] a;
a = 4'b1000;

if (~a)
$display("t1");
else
$display("t2");
end
endmodule

Simulated in Questa, "t2" is printed.

My question is why "t2" is printed? As I thought, ~a = 4'b0111, so "t1" should be printed.

Thank you for your replies.

A1985 · 发表于 2011-4-24 16:11:16

verilog have bit keyword？
just sv has！
if u put bit [3:0] a; out of initial block ，
and change to reg 【3:0】 a；
you will get it ...t1!

achiu · 发表于 2011-4-24 16:21:31

不好意思,是sv.说错了.

改成reg的确可以得到t1。但是我想知道为什么reg可以，bit不可以。我看了一下协议，if的判断只有0跟非0，难道跟有符号数有关？
请指教一下。
谢谢

pzchu · 发表于 2011-4-24 17:35:00

i just think u r a foreigner...
but i am wrong...

neoitachi · 发表于 2011-4-25 09:41:14

verilog没有bit关键字吧。请仔细学习verilog

dlb05061131 · 发表于 2011-4-25 13:22:19

看到bit，我很惊讶。

kudzus · 发表于 2011-4-28 09:54:59

一般申明为reg，bit只是在sv中使用

paradigm · 发表于 2011-4-28 11:08:28

学习了。。。

yanzhe127 · 发表于 2011-4-28 11:45:19

学习了~

meijingguoyu · 发表于 2011-4-29 21:22:45

"bit" o, thanks for this knowledge

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