写testbench用什么工具？

蔡一小碟 · 发表于 2006-10-22 16:08:15

您需要登录才可以下载或查看，没有账号？注册

x

写testbench有没有什么现成的工具？真郁闷啊！！

grace_yudy · 发表于 2006-10-25 10:18:20

拿本书照着例子抄抄，自己再改改...

wang_chin · 发表于 2006-10-25 13:41:19

SystemVerilog is a good tool!

liumeco · 发表于 2006-10-25 14:43:36

你用的什么工具啊？
ise有现成的图形界面的啊！
好像quartus也有的啊！

guanfengren · 发表于 2006-10-29 10:56:54

notepad就可以了

SeBASTa · 发表于 2006-10-29 13:51:38

工具是指什么?

seanwu · 发表于 2006-10-29 15:45:37

SystemVerilog是语言，支持它的EDA toolls有哪些？

zhuxiaohu123 · 发表于 2006-10-29 20:15:10

可以执行你代码的工具就行,比如modelsim vcs等等

alex_bai · 发表于 2006-10-31 15:56:01

编辑用edit就好了,验证modsim

quxunzheng · 发表于 2006-11-3 11:26:26

文本就可以。。。。。。。。。。。

站长推荐 /1