写testbench用什么工具？

nov833 · 发表于 2006-12-30 23:48:58

ｕｌｔｒａｅｄｉｔ，呵呵

normalboy · 发表于 2007-1-1 20:18:52

就是要演风清杨的那个人

俊雅 · 发表于 2007-1-1 23:59:44

如果要达到交互的作用，我觉得要进入一个工具环境的，一般的EDA工具都提供了这样的功能的！

allanxu · 发表于 2007-1-2 07:14:45

个人认为工具不是很重要,重要的是经验和方法
tech就好像是普通verilog文件
重要的所有重要情况都测试到

frankrick · 发表于 2007-1-2 23:37:22

原帖由 seanwu 于 2006-10-29 15:45 发表
SystemVerilog是语言，支持它的EDA toolls有哪些？

Mentor的Questa，感觉还不错

SeBASTa · 发表于 2007-1-6 20:10:13

原帖由 lucky9318 于 2006-11-3 17:04 发表
我觉得楼主应该是刚开始从事验证工作，你的提问也有一些问题，根据我的理解说一下我的看法。
首先如果楼主的意思是问有没有工具能够自动的或者半自动的帮你生成testbench，我认为是没有的，如果有验证工程师就 ...

想问一下synopsys的DC支不支持systemverilog?

john-deng · 发表于 2007-1-7 21:23:53

能编辑文本的都可以把

huatiantian · 发表于 2007-1-8 10:53:39

TESTBENCH是用来验证你的设计的一个摸快,用VERILOG/VHDL都可以的.跑仿真用MODELSIM,NC就可以

corvustar · 发表于 2007-1-10 01:09:36

System C,图形编辑的在大规模和自动仿真时会很力不从心的

angelchz · 发表于 2007-1-10 16:37:02

就用ULTRAEDIT就好了呀，这个好像没有必要用专门的软件吧

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如果中是源代码，那随便哪一个编辑器就可以的！