请教一个verilog语法

psd0208 · 发表于 2011-3-4 16:26:00

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parameter seed = 32;
always @(posedge clk or negedge reset_n)
begin
if (!reset_n)
begin
lfsr_data <= seed[7:0] ;
end
else
。。。。。。

seed[7:0] 啥意思？

acgoal · 发表于 2011-3-4 21:30:16

这个。。。。。。你不是有个参数叫seed吗？？？就是那个啊

看看verilog语法书吧，要不然看不懂的会更多。

bmiwzmabc · 发表于 2011-3-4 23:32:35

duoxie!

orlye · 发表于 2011-3-6 10:49:56

parameter seed = 32
由于seed没指定位宽，默认就是32位的。
seed[7:0]你就懂了哇。

晒太阳 · 发表于 2011-3-6 12:33:24

看书吧！

psd0208 · 发表于 2011-3-7 08:38:17

哇看来大家都很鄙视我这个问题啊

这是Altera的一个参考设计里的语法

以前没见过所以请教一下

yuanpin318 · 发表于 2011-3-7 09:30:37

agree with orlye

smartyaya · 发表于 2011-3-13 15:33:22

seed 是你定义的 parameter，又不是变量，还给别人赋值，看不懂。。我小白了。。

higoogle · 发表于 2011-3-17 19:21:17

seed[7:0
这样还真没用过，你自己试验下看结果撒

方波 · 发表于 2011-3-18 10:15:14

不对吧

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