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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 用cadence仿真verilog_AMS，如何debug呀。
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楼主: yeyuren

[求助] 用cadence仿真verilog_AMS，如何debug呀。

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hitprince
发表于 2016-8-26 16:39:11 | 显示全部楼层
谢谢分享
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windwithgone
发表于 2016-8-28 17:07:41 | 显示全部楼层
我可以说话吗
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standin000
发表于 2016-9-3 12:48:07 | 显示全部楼层
多谢分享~~
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wftao21
发表于 2016-9-3 19:40:01 | 显示全部楼层
回复 1# yeyuren


   大牛，感谢！！
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panjun8510
发表于 2017-4-21 15:15:02 | 显示全部楼层
11111111
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子兰
发表于 2017-4-29 21:13:21 | 显示全部楼层
学习学习
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suewe
发表于 2019-8-12 19:36:58 | 显示全部楼层
Thx for ur sharing this material
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kaoyanren
发表于 2020-8-19 12:01:55 | 显示全部楼层
good ths!
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newrfdesign
发表于 2020-8-24 05:47:19 | 显示全部楼层
Thanks for sharing.
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BlackAnalog
发表于 2021-4-16 09:39:57 | 显示全部楼层
谢谢
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