用cadence仿真verilog_AMS，如何debug呀。

ljhshitc · 发表于 2015-5-5 22:46:46

真的很有用

nini816 · 发表于 2015-5-6 15:19:19

谢谢好人啊

ttttox · 发表于 2015-5-17 14:17:54

同样问题

Rain273 · 发表于 2015-5-23 19:06:47

谢谢分享！

yueqianglxiaxia · 发表于 2015-6-16 17:19:09

谢谢了

hzx85337856 · 发表于 2015-6-23 23:10:14

ams和spectre混仿的资料那里有啊

Yarra · 发表于 2015-8-18 01:54:17

thanks!

t15164536629 · 发表于 2015-11-7 20:05:18

thanks

lw2015 · 发表于 2015-11-16 17:33:25

谢谢楼主恭喜发财

sonant · 发表于 2016-6-2 11:53:59

我用这个教程跑通了，教程里有个代码需要修正

ideal_dac的veriloga有一个设置逻辑高低判断的threhshold改成0.25可以看到最终模拟输出的ramp
parameter real logic_thresh=0.25（原来好象是2.5）
因为d_a里面逻辑高是0.5了，估计作者往改了

[求助] 用cadence仿真verilog_AMS，如何debug呀。

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