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[求助] 用cadence仿真verilog_AMS,如何debug呀。

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发表于 2011-2-18 21:34:13 | 显示全部楼层 |阅读模式

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刚开始学习verilog_AMS,照教程搭了一个简单的数模混合电路。编译的时候没有问题,但是一仿真就报错,但好像cadence仿真报错也不会说原因。忙了好几天,还是不会用。
恳请大牛指导啊!
顺便上传我使用的教程,很详细。
Tufts University Cadence AMS-Designer Tutorial.pdf (581.03 KB, 下载次数: 1358 )
发表于 2011-2-19 13:34:37 | 显示全部楼层
111111111111111
发表于 2011-2-19 21:30:03 | 显示全部楼层
目前还没接触过
发表于 2011-2-22 22:33:46 | 显示全部楼层
帮顶~~~~~~~
发表于 2011-3-4 05:23:01 | 显示全部楼层
thanks
发表于 2011-3-4 11:21:10 | 显示全部楼层
xiexie
发表于 2011-12-13 10:56:20 | 显示全部楼层
看看再说啊
发表于 2011-12-13 11:19:52 | 显示全部楼层
回复 1# yeyuren


    还是需要有log才能知道问题
发表于 2011-12-13 16:10:46 | 显示全部楼层
报什么样的错?
最好给出具体信息
发表于 2012-2-6 17:17:10 | 显示全部楼层
谁知道怎么仿真啊。。。求指导啊
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