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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 用cadence仿真verilog_AMS，如何debug呀。
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楼主: yeyuren

[求助] 用cadence仿真verilog_AMS，如何debug呀。

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orwell
发表于 2012-2-10 14:25:11 | 显示全部楼层
thanks a lot, i'm interesting to verilog-ams
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zhangrenguo
发表于 2012-5-10 22:28:16 | 显示全部楼层
同求指导  谢谢
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hysterialee
发表于 2012-5-14 21:05:57 | 显示全部楼层
同求 请大神们指导啊·
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zhangrenguo
发表于 2012-5-17 10:55:56 | 显示全部楼层
下来看一下 呵呵
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211lili
发表于 2012-5-17 11:24:17 | 显示全部楼层
你可以把log发上来看一下
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mndbqwan
发表于 2012-7-11 17:23:49 | 显示全部楼层
求指导。
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zhangrenguo
发表于 2012-7-11 18:49:05 | 显示全部楼层
非常不错
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Error
发表于 2014-3-12 20:32:25 | 显示全部楼层
不是很实用
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发表于 2014-3-17 17:25:19 | 显示全部楼层
ding.......................
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arshad
发表于 2014-7-23 10:24:26 | 显示全部楼层
gooooooooooooofd
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