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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 用cadence仿真verilog_AMS，如何debug呀。
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楼主: yeyuren

[求助] 用cadence仿真verilog_AMS，如何debug呀。

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gubo1
发表于 2014-7-29 20:12:23 | 显示全部楼层
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appleblue
发表于 2014-9-4 22:39:13 | 显示全部楼层
谢谢分享，东西很不错。
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wengboyuan
发表于 2014-9-14 10:42:30 | 显示全部楼层
也在学混合仿真
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hixuebao
发表于 2014-9-14 13:37:56 | 显示全部楼层
谢谢分享
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pipelinedadc
发表于 2014-9-16 11:51:38 | 显示全部楼层
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Error
发表于 2014-9-16 13:30:25 | 显示全部楼层
AMS cadence有好几种编译器
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gujianhun
发表于 2014-10-14 21:50:51 | 显示全部楼层
好东西  瞧一瞧
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monixiaoqiang
发表于 2014-10-28 08:30:39 | 显示全部楼层
新手学习，多谢楼主！
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why.heidi
发表于 2015-1-29 13:14:56 | 显示全部楼层
Thanks for sharing~~~~
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akfootball
发表于 2015-3-11 08:39:16 | 显示全部楼层
需要result log文件来看一下到底出了什么错误，不过ams仿真器确实不人性化
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