FPGA中的寄存器是用正跳沿触发好还是用负跳沿触发好？

zsan566 · 发表于 2011-2-17 22:30:55

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向各位达人请教一下：
FPGA中的寄存器是用正跳沿触发好还是用负跳沿触发好？

谢谢！！！

cnzhang · 发表于 2011-2-18 14:56:27

回复 1# zsan566

posedge is better

shehuang1987 · 发表于 2011-2-18 20:00:05

习惯都用正跳沿。

lwdhbing · 发表于 2011-2-18 21:12:16

一般都用posedge

flamingwave · 发表于 2011-2-19 10:46:09

其实都可以，只不过大家现在代码上习惯上用上升沿了

panwei · 发表于 2011-2-20 13:34:30

一般的代码都用正沿，

zsan566 · 发表于 2011-2-20 15:28:06

为什么reset信号用负跳沿？

jackertja · 发表于 2011-2-20 21:31:36

回复 7# zsan566

以示区别。。。。。。。

timchen0716 · 发表于 2011-2-21 09:41:19

在FPGA的PLL中一般只保证一个沿的正确性（一般是posedge），也就是说对clock posedge的skew和jitter有很好的约束，所以建议用posedge。以前我做过一个试验，用negedge生成的信号给下一个negedge使用结果有可能会错；但是negedge生成的信号给下一个posedge用不会出错。

shaweikang1984 · 发表于 2011-2-21 09:41:35

回复 7# zsan566

reset都是电平敏感的，至于是高是低没有要求，按自己设计需求及器件特性来就行

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