FPGA中的寄存器是用正跳沿触发好还是用负跳沿触发好？

yangyuf1 · 发表于 2011-2-21 13:23:18

应该是大家习惯用rising edge吧。

tonylzez · 发表于 2011-2-21 15:42:13

fpga中底层DFF的时钟输入端前有个时钟沿的多路选择器，在fpga中用正沿或负沿都是可以的，不过从设计的规范性和静态时序分析的角度看，应该尽量用一种沿来驱动你的设计。

stanelor · 发表于 2011-2-21 21:10:07

习惯使用正沿，当然ASIC有正沿和负沿的cell均可实现
混合使用正沿与负沿将使综合复杂化
FPGA中如果是负沿有可能会在Cell前加反相器，这样timing就有可能有问题~

caohongyan · 发表于 2011-2-22 10:41:27

reset低电平有效

zsan566 · 发表于 2011-2-22 20:57:01

回复 9# timchen0716

谢谢！！！

yigenjin · 发表于 2011-2-26 21:47:04

看看。。。。

zhangtaozt · 发表于 2011-3-1 21:04:47

当都用上升沿会产生未知结果的时候，我们可能需要某个进程有一点延时，这时下降沿就有用了。

蜗牛上榜 · 发表于 2011-3-4 12:45:55

只用正沿的路过

[求助] FPGA中的寄存器是用正跳沿触发好还是用负跳沿触发好？