一个很弱的问题，关于D触发器

greenhope · 发表于 2011-2-14 18:26:47

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因为程序里面必须用到别人写的一个模块，我自己写了testbench,看仿真的结果，感觉就是个D触发器

仿真结果如图：

当然这个模块的输出在后面还要被使用。有一个问题就是：比如在这个仿真图中，第一个时钟上升沿之后输出就已经是9了。

那在后面的模块中，我能在第一个时钟上升沿之后就能使用这个9呢？还是至少得等到第二个时钟上升沿之后才能用啊？

因为助教一直跟我强调我不能在第一个周期使用这个9，至少要等到第二个周期，我对这个没懂。

希望知道的大侠们能帮帮我啊~~

duanwuyu · 发表于 2011-2-15 10:17:54

助教说的是对的，因为触发器之后有一定的延迟，第一个clock是采不到你要的这个数据9的

yuanwolf2008 · 发表于 2011-2-15 10:57:09

学习了，，，

timchen0716 · 发表于 2011-2-15 12:43:32

二楼说的有道理，建议你在写D触发器的时候加一个延时，这样在仿真的时候就比较容易理解。例如：
always @(posedge clk or posedge rst)
if(rst) out <= 0;
else out <= #1 in;

guoyu · 发表于 2011-2-15 14:01:11

本帖最后由 guoyu 于 2011-2-15 14:02 编辑

第二个沿才能够采到那个“9”。仿真没有像楼上加上一个延迟（#1），最好还是加上。如果不加，可以这样：沿前低电平对应时钟沿到来的D输入值，沿后的高电平对应时钟沿到达之后的Q输出值。

lzzwwl · 发表于 2011-2-15 16:59:54

从电路结构上来说，该触发器在CLK低电平将数据打入到触发器内，然后再CLK变为高电平后输出打入的数据。可以认为是高电平触发、高电平复位的D触发器。而实际使用时，我在做工程的时候，是可以在第一个时钟上升沿后使用“9”。但是要注意，是否满足HOLD TIME。

wind1272 · 发表于 2011-2-15 18:39:44

贊成用
always @(posedge clk or posedge rst)
if(rst) out <= 0;
else out <= #1 in;
由於ＤＥＬＡＹ在合成時會被忽略掉
所以並不會對實際電路造成影響
但卻可幫助simulation時的除錯

stanelor · 发表于 2011-2-15 19:49:25

reset最好长点，跨一两个cycle比较好

greenhope · 发表于 2011-2-16 03:41:33

谢谢楼上各位的回答，受益了

afren · 发表于 2011-2-16 12:13:00

还是6楼说的有道理

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