一个很弱的问题，关于D触发器

dianxin05323 · 发表于 2011-2-16 13:26:58

回复 6# lzzwwl

第一个时钟周期采数据的话建立时间肯定不足

dianxin05323 · 发表于 2011-2-16 13:28:53

从电路结构上来说，该触发器在CLK低电平将数据打入到触发器内，然后再CLK变为高电平后输出打入的数据。可以 ...
lzzwwl 发表于 2011-2-15 16:59

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第一个时钟周期采数据的话建立时间肯定不足

njithjw · 发表于 2011-2-16 19:58:09

好像只有6楼的说的有道理！

yigenjin · 发表于 2011-2-26 22:12:21

同学习。。。。

yanghua_ling · 发表于 2013-8-15 20:14:24

学习一下！

浩然若枫 · 发表于 2013-9-23 09:19:04

说的不错，学习了。最近也在郁闷怎么对输出采样！

wide_road · 发表于 2013-9-23 09:54:44

觉得6楼把问题搞得复杂了，有些概念还混淆了。个人观点因为，对于D触发器，输入时外部信号，虽然恰好看到仿真波形是在时钟低电平时变化，但不能支持触发器低电平打入数据的结论。
由于触发器是时钟边沿触发，那么只有两种，要么是上升沿，要么是下降沿，从仿真波形看出，此触发器是上升沿触发。
楼主提出的问题，助教的说法完全正确。
仿真时不必加延时，习惯就好。

zhuyi1234567899 · 发表于 2013-9-23 17:22:18

个人觉得在时钟的下降沿使用采到的数据更合理

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