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[求助] 向各位牛人请教:ALTERA FPAG 复位信号是高电平好还是低电平好?

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发表于 2010-12-16 18:55:35 | 显示全部楼层 |阅读模式

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请问各位牛人:ALTERA FPAG 复位信号是高电平好还是低电平好?
谢谢!
 楼主| 发表于 2010-12-16 21:00:31 | 显示全部楼层
牛人们出来冒个泡吧!
发表于 2010-12-17 23:09:48 | 显示全部楼层
無所謂吧,這個應該和FPGA沒關係,應該和你的邏輯相關的
发表于 2010-12-19 22:33:38 | 显示全部楼层
好像都是低电平复位吧。。。。。
 楼主| 发表于 2010-12-19 22:34:42 | 显示全部楼层
回复 3# acgoal

低电平复位时,我们一般要这样写:always@(posedge clk or negedge reset_n)
                                             if(!reset_n)
                                            begin
                                            .............
                                            end
                                            else
                                             begin
                                            .....................
                                             end

高电平复位时,我们一般这样写:always@(posedge or posedge reset)
                                           if(reset)
                                            begin
                                            .............
                                            end
                                            else
                                             begin
                                            .....................
                                             end
这样综合出来的结果没有区别吗?
发表于 2010-12-20 15:44:38 | 显示全部楼层
期待高人回答!期待大虾出现解答,谢谢!
 楼主| 发表于 2010-12-20 22:10:15 | 显示全部楼层
期待大侠!!!
发表于 2010-12-20 22:34:28 | 显示全部楼层
看看你的IP核,Xilinx的IP核都是高复位,自己的逻辑一般也就高复位(比如fifo等),保持一致,设计比较清晰。不常用Alter,如果ALTER的IP核默认的复位是低电平,你逻辑里的复位最好也是低。这样就不用再取反得到复位
发表于 2010-12-20 22:49:28 | 显示全部楼层
一般版级上的都是低复位
 楼主| 发表于 2010-12-21 23:09:26 | 显示全部楼层
谢谢!!!
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