外部晶振直接做系统时钟有没有什么问题

lotus_meilian · 发表于 2010-12-1 15:09:17

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1：外部晶振是产生方波还是正弦波？
2：系统内部的pll时钟是方波还是正弦波？
3：要是异步fifo，一个时钟是外部晶振25M，另外一个是内部pll的时钟100M。这样会导致丢数据的现象吗？
谢谢大家

zh123456789 · 发表于 2010-12-1 19:09:37

这个问题，问得好啊。

还望路过的大侠指点一二。

acgoal · 发表于 2010-12-1 19:45:54

1：晶振产生的是方波
2：PLL产生的时钟也是方波

数字芯片中只有方波做时钟，怎么会有其他的呢。
3：异步FIFO的设计本来就是要避免数据丢失的情况，设计成熟的异步FIFO，只要100M端口的pop速率和25M端口的push速率均衡，不会出现数据丢失的。

lotus_meilian · 发表于 2010-12-2 14:23:33

回复 3# acgoal

也就是说这两个时钟都可以做工作时钟
但如果这个异步fifo在两个pll产生的时钟没有丢数据的情况
但是晶振输入时钟，另外一个pll的时候，会随机的丢失少量数据，会是什么原因？
这两个时钟的稳定性差别大吗

heitai · 发表于 2010-12-11 15:03:55

外部晶振是既有方波也有正弦波，看用的晶振型号

dahai500 · 发表于 2010-12-13 11:03:56

路过围观

yangyuf1 · 发表于 2010-12-13 12:52:43

1：外部晶振是产生方波还是正弦波？
外部低频还能出方波，高频就介于方波和正弦波之间了。一般进入FPGA后要用BUFG才能去驱动寄存器。

2：系统内部的pll时钟是方波还是正弦波？
内部出来的很接近方波。但是如果你输出到output脚，用示波器看的话又是：介于方波和正弦波之间了。这个原因不复杂三。板子和IO上寄生RC比较的。

3：要是异步fifo，一个时钟是外部晶振25M，另外一个是内部pll的时钟100M。这样会导致丢数据的现象吗？
做好了就不丢。但是一定不能假设内部PLL 100M正好是外部25M的四倍。除非你的100M是用外部25M作为源时钟，经过PLL生成的。
谢谢大家

xysafety · 发表于 2011-9-23 22:08:28

低频正弦波时钟输入芯片，会产生什么后果？

hover99 · 发表于 2011-9-27 09:29:04

P,N管同时导通，功耗极大！

jxbuaaee · 发表于 2011-10-10 17:30:13

拿示波器看看再下定论

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