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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 关于serdes中PLL，CDR的 jitter peaking的问题
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楼主: shaolongliu.pku

[讨论] 关于serdes中PLL，CDR的 jitter peaking的问题

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anne861024
发表于 2011-8-26 20:41:55 | 显示全部楼层
xiexie
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floatice
发表于 2011-8-27 09:45:37 | 显示全部楼层
Good Good!
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doedr
发表于 2011-8-27 10:01:51 | 显示全部楼层
gan xie
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liture
发表于 2011-9-6 19:10:33 | 显示全部楼层
多谢分享。谢谢啦
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mainhand
发表于 2011-9-22 22:40:13 | 显示全部楼层
On the Design of Constant Settling Tim
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harry1862pd
发表于 2011-9-27 10:34:25 | 显示全部楼层
duoxie duoxie
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cosunfox
发表于 2011-11-3 23:32:59 | 显示全部楼层
thanks share this good data
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agent223
发表于 2011-11-11 12:46:13 | 显示全部楼层
很好的资料，就当学习，看懂一点算一点
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xielb_bobo
发表于 2012-3-8 10:35:59 | 显示全部楼层
谢谢分享经验！
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eejli
发表于 2012-4-16 10:14:24 | 显示全部楼层
讲的不错.dll这么好，为什么用的人不多呢？
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