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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 关于serdes中PLL，CDR的 jitter peaking的问题
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楼主: shaolongliu.pku

[讨论] 关于serdes中PLL，CDR的 jitter peaking的问题

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stoneduan
发表于 2011-6-3 16:56:27 | 显示全部楼层
回复 56# ipmsn5


    ref都从data里面来的话， 频率稳定性能够保证不？ VCO的thermal noise和VCO bias的flicker noise与thermal noise占主要部分，这两个影响怎么得上MHz，一般phase noise积分都从12KHz 到20MHz，那你的带宽得多宽。
对不
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qaonsale
发表于 2011-6-23 23:15:51 | 显示全部楼层
Good information! Thanks
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eagleliujun
发表于 2011-7-1 15:55:51 | 显示全部楼层
谢谢
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incol
发表于 2011-7-26 17:41:58 | 显示全部楼层
不错的文章，谢谢
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raydcj
发表于 2011-7-26 19:41:52 | 显示全部楼层
非常感谢，正在研究中
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angelwin
发表于 2011-8-8 19:48:32 | 显示全部楼层
depend135
向前辈学习厉害
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zdyd
发表于 2011-8-15 23:01:38 | 显示全部楼层
谢谢，很有帮助！
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lipenghbu
发表于 2011-8-20 16:08:20 | 显示全部楼层
初学，虽然还是不怎么明白，不过非常感谢各位大牛~
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xinfubin
发表于 2011-8-21 11:07:06 | 显示全部楼层
路过，看看
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xiangdongliu
发表于 2011-8-23 23:19:19 | 显示全部楼层
回复 7# depend135


    xie xie fen xiang!
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