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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 关于serdes中PLL，CDR的 jitter peaking的问题

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楼主: shaolongliu.pku

[讨论] 关于serdes中PLL，CDR的 jitter peaking的问题

发表于 2011-2-16 22:57:29 | 显示全部楼层

nice reference doc
3q for intro and share
push~

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发表于 2011-2-21 19:38:53 | 显示全部楼层

其中第三篇关于CDR结构介绍的文章很受用，谢谢！

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发表于 2011-2-21 22:40:49 | 显示全部楼层

高手
谢谢了

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发表于 2011-3-9 16:31:07 | 显示全部楼层

呵呵，多谢lz了，正好需要

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发表于 2011-3-10 21:57:27 | 显示全部楼层

xue xi yi xia kan

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发表于 2011-3-11 14:20:32 | 显示全部楼层

初学CDR中,xiexiefenxiang

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发表于 2011-3-19 20:52:53 | 显示全部楼层

Thanks

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发表于 2011-3-20 17:17:09 | 显示全部楼层

回复 7# depend135

thanks

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发表于 2011-4-17 17:35:07 | 显示全部楼层

谢谢分享

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发表于 2011-4-25 20:06:23 | 显示全部楼层

谢谢！顶一个

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