DC综合出三态缓冲区是否是错误！

追天鹅的青蛙 · 发表于 2010-10-7 19:23:36

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elaborate 的报告是不是只显示不是我定义自动综合出的线和寄存器，那这样的寄存器是不是越少越好？

还有自动综合出三态门是不是就是错误？

=================================================
| Register Name | Type | Width | MB |
=================================================
| tx_tri | Tri-State Buffer | 1 | N |
=================================================

追天鹅的青蛙 · 发表于 2010-10-8 19:44:07

怎么没人回答啊？
最近流片不能用，在找原因，FPGA仿真什么的都正常啊，就是流片出来，芯片不能动，烦躁啊

robberxiong · 发表于 2010-10-9 08:56:43

芯片内部绝对不允许有三态逻辑存在，有这种逻辑说明设计有问题！

suntou · 发表于 2010-10-18 10:05:26

是可以有的，跟你的设计思路有关，比如有的不使用多路选择，而直接使用三态挂接到总线上，但一定要注意控制时序，防止发生同时输出高、低到总线上。

盗墓者 · 发表于 2011-3-1 14:38:50

三态可以出现在port上，但是不能在pin上。

lizhaohong520@ · 发表于 2011-5-12 17:34:08

DC是无法综合出三态的··因为你工艺库是没有这个东西的，不综合出来是显示三态··但是还是没办法进行仿真啊··和接下来的操作··PORT···综合出事一个三态门··但是仿真做不了··没意义啊。
三态门只要不出现在内部模块就可以啦···看看你做FPGA还是DC··目前我也很烦恼啊···
DC后的网标想用modesim 仿真··但是工艺。v文件没三态这个东西···悲剧

mingxing00 · 发表于 2011-5-13 12:33:36

看书上，综合时在setup文件中设置：verilogout_no_tri=ture,DC就会将Tri_state net宣称为wire型，不知道是不是这样的问题

lizhaohong520@ · 发表于 2011-5-13 20:34:04

你把三态门design 改为input output 是inout_en 三个端口···然后用inout_en实现三态··在port上实现····

fhy420462303 · 发表于 2012-8-22 11:27:30

回复 6# lizhaohong520@

大侠我也遇到这个问题了就是库里面没有三态但是dc综合出来了因为是个inout接口所以后面啥都干不了了想问下大侠是咋样解决啊！！！在此先谢谢大侠了！！

lizhaohong520@ · 发表于 2012-8-23 15:49:43

回复 9# fhy420462303

三态可以出现在port上，但是不能在pin上。pin使用三个端口！sda_in sda_out sda_en来控制

[求助] DC综合出三态缓冲区是否是错误！

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